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    • 专利摘要:

    公开号:WO1992002045A1
    申请号:PCT/JP1991/000969
    申请日:1991-07-19
    公开日:1992-02-06
    发明作者:Akira Fujisawa
    申请人:Seiko Epson Corporation；
    IPC主号:H01L27-00
    专利说明:
    [0001] 一 - 明細書 半導体装置の製造方法 技術分野
    [0002] 本発明は半導体記憶素子、 より詳しくは電気的に分極可能な強誘電性の層 を基質とする不揮発性半導体装置の製造方法に関する。' 背景 ·技術
    [0003] 電気的に分極可能な層に基づく記憶装置が 50年代の初期以来開発されて いる。
    [0004] 情報は上下の側の対応する電極に対して （通常の半導体記憶装置の場合に は行及び列番地に対応して） 電圧を与え、 それによつてこれらの電極の交点 の領域を分極させることによって記憶させることができた。 また読み出し過 程は例えば特定のメモリ領域の圧電あるいは焦電的な活性化によりまたは破 壊的な読み出しによって行うことが出来る。 さらに強誘電体の有する残留分 極によって情報は外部電源を供給することなく永久に保持することが可能で ある。 しかしながら周辺装置すなわち情報の書き込み及び読み出しのために 必要な電子制御装置が比較的複雑であり大きなアクセス時間を要することが 判明した。 従って 70年代の終わりにおいては強誘電性記憶素子を制御モジ ユールに対して直接にまたはこれと共に集積化することが提案された。 （R. C. クック、 米国特許第 4149302号 （1979) ) 。
    [0005] 最近では、 第 6図のような MI S型半導体装置に積層した構造の記憶装置 が I EDM' 87pp. 850— 851に提案されている。 第 6図において、 601は P型シリコン基板、 602は素子分離用の LOCOS酸化膜、 603、 6 0 4はそれぞれソース、 ドレインとなる N型拡散層である。 6 0 5はゲー ト電極であり、 6 0 6は眉間絶縁膜である。 6 0 8が強誘電体薄膜であり、 下部電極 6 0 7と上部電極 6 0 9により挟まれ、 キャパシタを構成している。 従来の製造方法においては 6 0 8の強誘電体薄膜は P b T i 03か、 P Z T、 あるいは P L Ζ Τであり、 その化学量論的組成に対して鉛成分を適当量過剰 に補償されたターゲッ トをもちいてスパッタリング法によって 6 0 7にしめ す、 下部電極上に形成される。 6 0 8は薄膜形成直後においては非晶質であ りこの状態では何ら強誘電性を示さない。 そこで目的とする機能を有する容 量素子を形成するためには例えば酸素雰囲気中で 6 0 0での熱処理を施し結 晶化しなければならない。 この結晶化の際に 6 0 8の薄膜は体積収縮を起ご すため応力を生ずる。 ここで生ずる応力は容量素子の下に形成されているト ランジス夕の特性に影響を与えるだけでなく、 6 0 Sの薄膜の密着力を上回 るときには 6 0 8の薄膜自体が剥離をおこし、 その後の製造工程が困難とな つたり、 結果的に装置の低歩留まりに起因するという課題を有する。
    [0006] 本発明の目的はかかる課題を解決するためのもので、 強誘電体薄膜の結晶 化にともなう応力を最小限に抑制することにより高歩留まりで高品質な強誘 電性の層を基質とする容量素子が形成された半導体装置の製造方法を提供す るものである。 発明の開示
    [0007] 本発明における強誘電性の層を基質とする容量素子が形成された半導体装 置の製造方法においては、 半導体基板上に前記強誘電性の層となる薄膜を形 成する工程と、
    [0008] 前記強誘電性の薄膜をパターニングして少なくとも容量素子となる領域に 前記強誘電性の層となる薄膜を残す工程と、 - - 前記工程後に初めて前記強誘電性の層となる薄膜に対して熱処理が施され る工程と、
    [0009] を含むことを特徴とする。
    [0010] 強誘電性の層となる薄膜は熱処理が施される前にパターニングされること によって結晶化の際に起こる薄膜の著しい体積収縮に起因する応力を最小限 に抑制することにより、 容量素子の下に形成されているトランジスタの特性 に与える影響を最小限に抑制し、 また強誘電性薄膜自体の剥離も起こらない ため、 高歩留まりで高品質な強誘電性の層を基質とする容量素子が形成され た半導体装置の製造することが可能となる。 図面の簡単な説明
    [0011] 第 1図〜第 5図は本発明の電気的に分極可能な強誘電性の層を基質とする 半導体装置の容量素子の製造工程の主要断面図。
    [0012] 第 6図は従来の電気的に分極可能な強誘電性の層を基質とする半導体装置 の主要断面図。
    [0013] 1 0 1 · · • p型シリコン基板
    [0014] 1 02 · · •層間絶縁膜
    [0015] 1 03 · · •下部電極
    [0016] 20 1 · · •強誘電性の層となる薄膜
    [0017] 30 1 · · •結晶化した強誘電性薄膜
    [0018] 40 1 · · •上部電極
    [0019] 50 1 · · • p型シリコン基板
    [0020] 502 · · •層間絶縁膜
    [0021] 503 · · ' N型拡散層
    [0022] 504 · · '下部電極 - A -
    [0023] 505 · · ·強誘電体膜
    [0024] 506 · · ·上部電極
    [0025] 507 · · ·アルミニウム配線 発明を実施するための最良の形態
    [0026] 以下本発明を添付の図面並びに具体例を参照してさらに詳細に説明する。 第 1図—第 5図は第 6図に示した半導体装置の容量素子を製造するための 主要工程断面図であり、 その好適な実施例を工程を追って説明する。
    [0027] (a) まず、 下部電極 103となる白金を P型シリコン基板 （ 101 ) 上 に形成された層間絶縁膜 （102) 上にスパッタリング法により 1000 A 形成しフォ トリソ技術を用いて容量素子を形成するために必要な領域のみ白 金を残すよう第 1J¾のようにパターニングする。
    [0028] (b) 次に本発明にかかる強誘電性の層となる薄膜 201をスパッタリン グ法により形成し少なくとも容量素子を形成するために必要な領域に強誘電 性の層となる薄膜を残すよう第 2図に示すごとくパターニングする。
    [0029] (c) しかるのちに強誘電性の層となる薄膜 201に対して初めて熱処理 を施し該薄膜を結晶化させる。 熱処理としては酸素雰囲気中で 600°Cにて 行なう。 このように強誘電性の層となる薄膜 201は熱処理が施される前に パターニングされることによって結晶化の際に起こる薄膜の著しい体積収縮 に起因する応力を最小限に抑制することが可能となる。 従って容量素子の下 に形成されているトランジスタの特性に与える影響を最小限に抑制し、 また 強誘電性薄膜自体の剥離も起こらない。
    [0030] (c) 次に上部電極 401となる例えば白金をスパッタリング法により 1000 A形成しフォトリソ技術を用いて容量素子を形成するために必要な領域にの み白金を残すよう第 4図のようにパターニングする。 ( d ) しかる後に容量素子の電極と容量素子の下に形成されている素子と の接続を行なうための接続孔を設けた後、 配線層 5 0 7となるアルミニウム を 5 0 0 0人形成し、 必要となる配線パターンを形成し最終的に第 5図に示 す構造を得る。 本実施例において、 容量素子の具体的構造についてはその一 例を示したにすぎないが、 強誘電性の層となる薄膜をパターニングしてから 初めて強誘電性の層となる薄膜に対して熱処理が施されるという時間的順序 が満たされれば有効であることは言うまでもない。 産業上の利用可能性
    [0031] 以上述べたように本発明によれば、 強誘電性の層となる薄膜は熱処理が施 される前にパターニングされることによって結晶化の際に起こる薄膜の著し い体積収縮に起因する応力を最小限に抑制することにより、 容量素子の下に 形成されているトランジスタの特性に与える影響を最小限に抑制し、 また強 誘電性薄膜自体の剥離も起こらないため、 高歩留まりで高品質な強誘電性の 層を基質とする容量素子が形成された半導体装置の製造することが可能とな つ
    权利要求:
    Claims

    請求の範囲
    強誘電性の層を基質とする容量素子が形成された半導体装置において、 半導体基板上に前記強誘電性の層となる薄膜を形成する工程と、 前記強誘電性の薄膜をパターニングして少なくとも容量素子となる領域に 前記強誘電性の層となる薄膜を残す工程と、
    前記工程後に初めて前記強誘電性の層となる薄膜に対して熱処理が施され る工程、
    を含むことを特徵とする半導体装置の製造方法。
    类似技术:
    公开号 | 公开日 | 专利标题
    EP0389762B1|1995-08-09|Memory semiconductor device employing a ferroelectric substance
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    KR20020070624A|2002-09-10|상부 전극 상에 스트론튬 루테늄 산화물 보호층을형성하는 방법
    同族专利:
    公开号 | 公开日
    JPH0479266A|1992-03-12|
    EP0493614A1|1992-07-08|
    EP0493614A4|1992-10-28|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1992-02-06| AK| Designated states|Kind code of ref document: A1 Designated state(s): US |
    1992-02-06| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): AT BE CH DE DK ES FR GB GR IT LU NL SE |
    1992-03-23| WWE| Wipo information: entry into national phase|Ref document number: 1991913083 Country of ref document: EP |
    1992-07-08| WWP| Wipo information: published in national office|Ref document number: 1991913083 Country of ref document: EP |
    1993-06-07| WWW| Wipo information: withdrawn in national office|Ref document number: 1991913083 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
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